Verilog七分频.pdf

panthera_chen@ 笔记二：Verilog奇数分频：以七分频为例 FPGA菜鸟，刚做了个简单Verilog奇数分频实验，附上代码只需修改两个参 数即可得到需要的奇数分频： /* 功能 ：完成时钟n=7奇数分频 clk : 时钟 reset ：复位信号 Clkdivout ：分频时钟输出 Cntposege ：上升沿计数 Cntnegege ：下降沿计数 clkpos ：上升沿计数产生时钟 clkneg ：下降沿计数产生时钟 基本思路 ：cntposege 时钟上升沿到来计数到n=7，前a=3个周期为低电 平，后b=4个周期为高电平； cntnegege 时钟下降沿到来计数到n=7，前a=3个周期为低电 平，后b=4个周期为高电平； 最后两个时钟信号相与即得n=7分频。 a，b取值：a+b=n；b-a=1； */ module clkdiv (clk,reset, clkdivout); input clk; //时钟 input reset; //复位信号 output clkdivout;//分频时钟输出 wire clkdivout; parameter N = 3d7; //修改这两个参数即可得想要的奇数分频 parameter a = 3d3; //a、 取值：a+b=N；b-a=1； //parameter b = 3d4; reg [2:0] cntposege; //上升沿计数7个周期 reg [2:0] cntnegege; //下降沿计数7个周期 //上升沿计数7个周期 always @ (posedge clk or negedge reset) begin if (!reset) cntposege = 3d0; else if (cntposege== N - 1b1) //cntposege等于6，下一个时钟到来时执行操作，即7个周期,以下同理 cntposege = 3d0; else panthera_chen@ cntposege = cntposege + 1b1; end //下降沿计数7个周期 always @ (negedge clk or negedge reset) begin if (!reset) cntnegege = 3d0; else if (cntnegege== N - 1b1) cntnegege = 3d0; else cntnegege = cntnegege + 1b1; end reg clkpos; //上升沿计数得到的占空比4：7的时钟 reg clkneg; //下降沿计数得到的占空比4：7的时钟 //上升沿计数得到的占空比4：7的时钟 always @ (posedge clk or negedge reset) begin if (!reset) clkpos = 1b0; else if (cntposege = a - 1b1) clkpos = 1b0; else clkpos = 1b1; end //下降沿计数得到的占空比4：7的时钟 always @ (negedge clk or negedge reset) begin if (!reset) clkneg = 1b0; else if (cntposege = a - 1b1) clkneg = 1b0; else clkneg = 1b1; end assign clkdivout = clkpos clkneg; //两个时钟相与得到占空比50%的七