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中国科大 快电子学 安琪 * ? 多抽头延迟线 ? 品种非常丰富 ? TTL, CMOS, ECL等各种逻辑电平 ? 延迟范围宽广 图4-3-16 多抽头延迟线原理示意图 中国科大 快电子学 安琪 * 多抽头延迟线举例 例1： DDU12H系列 图4-3-17 DDU12H系列5多抽头延迟线 中国科大 快电子学 安琪 * DDU12H系列指标参数 图4-3-18 DDU12H系列5多抽头延迟线指标参数 中国科大 快电子学 安琪 * 例2： DDU18H系列多抽头延迟线 图4-3-17 DDU18系列5多抽头延迟线 中国科大 快电子学 安琪 * DDU18H系列指标参数 图4-3-18 DDU12H系列5多抽头延迟线指标参数 中国科大 快电子学 安琪 * ? 程控延迟线 ? 数字程控延迟 ? TTL, CMOS, ECL/PECL等各种逻辑电平 ? 延迟范围宽广 图4-3-19 程控延迟线原理示意图 Digital Control 中国科大 快电子学 安琪 * 程控延迟线举例 例1： DS1020系列程控延迟线 图4-3-20 程控延迟线原理示意图 中国科大 快电子学 安琪 * DS1020系列程控延迟线 ? 两种接口方式： 8bit并行和串行 模式选择端 ? 使能控制端 ? CMOS工艺，低功耗 图4-3-21 DS1020系列程控延迟线原理示意图 图4-3-22 DS1020系列程控延迟线指标参数 中国科大 快电子学 安琪 * ?　基于PLL和DLL的可程控时间延迟（Skew）集成电路 ? 零延迟或可调节延迟时间集成电路(2305/2309) ? 延迟锁定环（Delay Lock Loop，简称：DLL）技术 ? 实际芯片举例 中国科大 快电子学 安琪 * ?延迟锁定环（Delay Lock Loop，简称：DLL）技术 延迟锁定环（DLL）的原理类似于锁相环（PLL）电路的原理，也是一个负反馈的机制。 延迟锁定环电路的设计目标，是产生不受温度和电源电压变化影响，精确的信号延迟时间，这在时钟技术，时序设计和精确时间测量中有着广泛地应用。 图7-3-25 压控延迟线（VCDL） 基本原理 1．压控延迟线 我们知道，任何半导体数字逻辑门电路的输入和输出之间都存在着一个传输延迟时间，而且传输延迟时间的大小与门电路的电源电压VCC相关。在所允许的电源电压范围内，工作电压越大，逻辑门电路的传输延迟时间就越小，反之依然。因此，我们可以适当调节逻辑门电路的电源电压（VCC）来改变它的传输延迟时间。 压控延迟线简称为：VCDL，是英文“Voltage Controlled Delay Line”的缩写。 思路： 中国科大 快电子学 安琪 * 2．延迟时间 ? 频率转换 为了将逻辑门电路的传输延迟时间tpd的变化转化为电源电压VCC的变化，我们首先考虑将传输延迟时间tpd的变化转换为一个频率的变化，因为这种转换相对是比较容易的。如图所示：将三个反向器门电路串接起来，最后一个门电路的输出再与第一个门电路的输入连接，就形成了一个振荡器。这样，我们就利用压控延迟线构成了一个压控振荡器，其输出信号的频率由三个门电路的总延迟时间TD所决定。我们有： 图7-3-25 基于压控延迟线的压控振荡器（VCO） 如果我们有一个精密的参考信号源，给出一个稳定的参考时钟fref，就可以将上图中的压控振荡器输出频率fo与参考时钟fref相比较，将比较结果滤波后来控制电源电压VCC，实现输出频率的稳定，这就是锁相环的原理。 锁相环方案需要给电路提供一个稳定的参考时钟信号。 中国科大 快电子学 安琪 * 3．频率转换 ? 电压转换 图7-3-25 基于DLL的延迟线原理示意图 ? 在集成芯片内部产生精密的参考时钟是相对不现实的。 ? 一般是在集成芯片中产生稳定的参考电压源，而将压控振荡器的输出频率转化成电压后与参考电压进行比较，用比较的结果来控制压控振荡器的频率。 右图是一个原理示意图 ? 反馈电压：恒流源电流 ? RVCO 压控电阻的阻值反比于输出频率。 ? 压控电阻：f-V转换。 ? 参考电压：恒流源电流 ? Rref ? 差分放大器比较反馈和参考电压 ? 差分放大器输出经滤波后控制压控 振荡器的输出。 中国科大 快电子学 安琪 * DLL型延迟电路 图4-3-25 基于DLL的延迟线原理示意图 ? 在集成芯片内部集成与DLL电路中压控延迟线（VCDL）工艺完全相同的一组压控延迟线。因而可以用相同的压控信号来保证延迟电路的精确时间延迟。 ? 相关的产品 中国