数字电子技术第6章自测练习及习题解答.docVIP

自测练习（6.1） 1．4位寄存器需要（ ）个触发器组成。 2．图6-1中，在CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ）。 3．在图6-4中，右移操作表示数据从（ ）（FF0，FF3）移向（FF0，FF3）。 4．在图6-7中，当为（ ）电平时，寄存器执行并行数据输入操作； 5．74LS194的5种工作模式分别为（ ）。 6．74LS194中，清零操作为（ ）（同步，异步）方式，它与控制信号S1、S1（ ）（有关，无关）。 7．74LS194中，需要（ ）个脉冲可并行输入4位数据。 8．74LS194使用（ ）（上边沿，下边沿）触发。 9．为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。 10．一组数行移位（首先输入最右边的位）到一个8位并行输出移位寄存器中，其初始状态在两个时钟脉冲之后，该寄存器中的数据为： （a （b （c （d1．4 2．上升沿，1个CP周期 3．FF0，FF3 4．低 5．异步清零，右移，左移，保持，并行置数 6．异步，无关 7．1 8．上边沿 9．8 10．（c自测练习（6.2） 1．为了构成64进制计数器，需要（ ）个触发器。 2．2n进制计数器也称为（ ）位二进制计数器。 3．1位二进制计数器的电路为（ ）。 4．使用4个触发器进行级联而构成二进制计数器时，可以对从0到（ ）的二进制数进行计数。 5．如题5图中，（ ）为4进制加法计数器；（ ）为4进制减法计数器。 题5图（a） 题5图（b） 6．一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ）。 7．计数器的模是（ ）。 （a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数 8．4位二进制计数器的最大模是（ ）。 （a）16 （b）32 （c）4 （d）8 9．模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。 1．6 2．n 3．触发器 4．15 5．（a），（b） 6．7，3 7．（c） 8．（b） 9．1100 自测练习（6.3） 1．与异步计数器不同，同步计数器中的所有触发器在（ ）（相同，不同）时钟脉冲的作用下同时翻转。 2．在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。 3．在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。 4．采用边沿JK触发器构成同步22进制加法计数器的电路为（ ）。 5．采用边沿JK触发器构成同步22进制减法计数器的电路为（ ）。 6．采用边沿JK触发器构成同步2n进制加法计数器，需要（ ）个触发器，第一个触发器FF0的输入信号为（ ），最后一个触发器FF(n-1) 的输入信号为（ ）。 7．采用边沿JK触发器构成同步3进制加法计数器的电路为（ ）。 8．23进制加法计数器的最大二进制计数是（ ）。 9．参看图6-21所示计数器，触发器FF2为（ ）（最高位，最低位）触发器，第2个时钟脉冲后的二进制计数是（ ）。 10．参看图6-23所示计数器，其计数范围为（ ），它的各输出波形为（ ）。 相同 相同 不相同 4． 5． 6．n，J=K=1，J＝K＝Q0Q1Q2Qn-2 7．略 8．111 9．最高位，010 10．000－100，输出波形略。 自测练习（6.4） 1．74LS161是（ ）（同步，异步）（ ）（二，十六）进制加计数器。 2．74LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 3．74LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。 4．异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。 5．74LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信号。 6．在（ ）条件下，74LS161的输出状态保持不变。 （a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ET·EP=0 7．74LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计数一次。 8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2