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第五章 这一章主要讲前置分频器的设计。我们先后对传统的分频器设计技术以及加强型高速、低功耗、鲁棒相位转换的前置分频器进行了总结。并且对这种新型前置分频器的分析和设计作了详细阐述。 5.1 前置分频器的结构 前置分频器的体系结构包含在频率合成器的循环回路中，如图 3-1 所示。它实际上是高速分频器。例如，在0.35um CMOS 2.4 GHz 的锁相环中，LC- VCO 摆动在 2AGHz，但应用标准数字的结构的分频器只能工作在小于 400 MHz的频率。为了缩小速度差距，我们需要一种特别设计的高速分频器。在一种可调的锁相环中，前置分频器通常是双模或多模的。 5.1.1 传统分频器 传统的双模前置分频器 [1]-[7] 使用双模量作为其输入阶段的同步计数器。图 5-1 显示4/5分频、3/4 分频和2/3 分频的传统同步计数器分频器。这些计数器中的触发器通常是特高速的。 图5-1传统前置分频器的同步计数器 图 5-2 描述了传统的32/33分频器。它包括一个4/5 分频的同步计数器和8 分频异步计数器。当输入的分频模式控制 输入（MC）为高电平时，前置分频器的分频比是32。否则，分频比33 。 对于前置分频器而言，用于输入阶段的三个触发器工作在最高输入频率，因此消耗较大功率。此外，和基于相同触发器的异步二分频的分频器比较，此同步计数器由于在反馈回路中有额外的传输门，所以可以只工作在低输入频率的情况下。2/3分频或3/4分频的计数器本身所消耗的功率比4/5分频的要少，但以下阶段必须运行于更高的频率，2/3分频的或3/4分频的选择时机是的更为重要的 。 图 5-2 传统的32/33前置分频器 如图3-1所示，双模分频器(P/P+1)由两个可以编程计数器M和A组成，这两个计数器都应用标准数字单元来实现可编程分频，分频比例为MP+A。这种机制的限制是低分频比例为p（P-1）.为了消除这一限制，双模预分频器经常用来提供更灵活的分频率比例。一个广泛使用的机制是级联一定数量的÷2/3阶。例如，文献[8]中九阶级联，任何在512和1024之间的分频率都能通过外部控制信号实现。有时这种双模分频器也设计成实现一定范围的分频率的分频器用于特殊的场合。例如，文献【11】中提到的频率在220~225之间的HIPERLAN频率合成器。 5.1.2 相位转换前置分频器 相位转换的体系结构是由Craninckx和Steyaert首次提出的，目的在于提高最高工作频率并减少功率损耗。图 5-3 显示的是使用现有的相位转换技术的前置分频器框图。它有两个2分频的级联电路，并且只有第一个触发器运行在最高输入频率。第二个主从触发器以二分之一输入频率运行，并生成四相输出。也即，输入相位，正交相位以及他们的反相信号 [13]。 每个输出信号比其他的落后一个信号周期。在任何连续时间，这四个信号中只有一个通过四选一多路选择器连接到 Y 。如果我们适当的把Y从I转向Q，它相当于延长一个输入周期并且增加瞬时分频比(从到Y)。图 5-3所示的整个前置分频器，如果模式控制 （MC） 是高电平，每来一个输出周期相位转换就会发生，并且分频比（从）是4N + 1。否则的话，来一个输出周期没有相位转换，那么分频比就是4N。 图 5-3 现有的相位开关频器 因为相位转换分频器在最高频率输入时只有第一个触发器工作，所以同样速度的的分频器可以作为一个异步分频器。尽管相位转换结构和传统的相比有以上提到的优势，但它可能产生小故障。图5-4显示了正确（情况1）和错误的（情况2）转换时序窗口。在图5-4中，当开关Y从I转换到Q正好在I和Q在时序处于同一逻辑水平时，瞬间分频就从4增长到了5.但是，当错误的时序转换发生在I和Q处于不同的逻辑水平时，它的输出就产生了一个小故障。这个故障能够引起接下来的÷N个计数器计数错误。在文献【13】-【16】中相位转换分频很被推崇，并且为移除这些小故障做了许多重要的工作。如【14】所概括的，使用了一个长升时MUX信号，但是因为过程变量的敏感性使得它不够强壮。【15】中使用了MUX反馈机制，但是它降低了运行速度。文献【16】使用了同步触发器来重定位MUX控制信号。同样，【14】中使用了一个重定时电路，但这很不幸地增加了电路的复杂度和功耗及面积。带有同步重定时的转换器运行中仍旧不是很稳定，因为很难让电路有这样高的速度而且电路中实现如此苛刻的时间要求也很难。 多模前置分频器也可以应用于基于相位转换的[14], [17]阶段。例如，对于DCS 1800 的频率合成器在 [17]中的分频比是 64-71 。 图 5-4 两种对立情况的开关时间图形 图 5-5 ÷ 2 I