2016年TI杯江苏省大学生电子设计竞赛题F-位同步时钟提取电路.pdf

2016年TI杯大学生电子设计竞赛 F 题：位同步时钟提取电路 1. 任务 设计并制作一个从二进制基带信号中提取位同步时钟的电路，并能测定和显示提取出的 位同步时钟频率，设计制作的电路组成框图如图1 所示。 外输入 ck 信号 m 序列 二阶有源低通 A 位同步时钟 B 位同步时钟 （TTL 电平） 发生器 滤波与衰减器 提取电路 频率数显 基带信号产生电路 位同步时钟输出 图1 设计制作的电路组成框图 2 ．要求 （1）设计制作“基带信号产生电路”，用来模拟二进制数字通信系统接收端中被抽样判 决的非逻辑电平基带信号。要求： （15 分） ① m 序列发生器的反馈特征多项式 （本原多项式）为f (x)  x8  x4  x3  x2 1 ，其 序列输出信号及外输入ck 信号均为TTL 电平。 ②设计制作3dB 截止频率为300kHz 的无限增益多路负反馈二阶有源低通滤波器，对 m 序列输出信号进行滤波，并衰减为峰-峰值0.1V 的基带模拟信号（A 信号）。 （2 ）当m 序列发生器外输入ck 信号频率为200kHz 时，设计制作可从A 信号中提取出 位同步时钟（B 信号）的电路，并数字显示同步时钟的频率。 （30 分） （3 ）改进位同步时钟提取电路，当m 序列发生器外输入ck 信号频率在200kHz~240kHz 之间变化时，能从A 信号中自适应提取位同步时钟，并数字显示同步时钟的频率。（30 分） （4 ）降低位同步时钟（B 信号）的脉冲相位抖动量 ，要求 ≤1 个位同步时钟周期  max 的10%。 （15 分） （5 ）其他。 （10 分） （6 ）设计报告。 （20 分） 项 目 主要内容 满分 方案论证 比较与选择，方案描述 3 理论分析与计算 系统相关参数设计 5 系统组成，原理框图与各部分的电路图，系 电路与程序设计 5 统软件与流程图 测试方案与测试结果 测试结果完整性，测试结果分析 5 摘要，正文结构规范，图表的完整与准确 设计报告结构及规范性