11实验十一 PCM时序与帧结构实验.pdf

实验十一 PCM 时序与帧结构实验 一、实验目的 1、 学习时分多路复用原理。 2、 了解PCM30/32路系统帧结构。 3、 用FPGA器件实现PCM发端时序电路。 4 、 掌握测试方法。 二、实验仪器 1、 计算机 一台 2 、 通信基础实验箱 一台 3、 100MHz 示波器 一台 三、实验原理 时分复用（TDM）借助“把时间帧划分成若干时隙和各路信号占有各自时 隙”的方法来实现在同一信道上传输多路信号。TDM在时域上各路信号是分离 的，但在频域上各路信号频谱是混叠的。 根据 CCITT G.732、G704、G706 建议给出了基群设备有关特性建议，其中 包括了复用后信息码流的帧结构。 我国使用的 PCM 系统，规定采用 PCM30/32 路的帧结构。抽样频率为 8KHz，即PCM 帧周期为 125us，每帧有 32 路时隙，分别用 Ts0--Ts31 表示， 因为采用的是 13 折线 A 律编码，因此所有的时隙都采用 8 位二进制码。 其中 Ts0 作为帧同步时隙，用来传送帧同步码组和帧失步对端告警码， Ts16 作为信令与同步时隙，用来传送其余 30 路的标志信号、复帧同步码与失 步警告码，另外 30 路时隙用来传送 30 路话音信号。图 11-1 所示为 PCM30/32 路基群系统的发端时序。 图 11-1 PCM30/32 路基群系统的发端时序 四、实验内容及步骤 1、在 MAXPLUSⅡ设计平台下进行电路设计 典型的 PCM 时序与帧结构电路如图 11-2 所示。图 11-3 是由多组环形计数 器组成的时序电路模块 PCM 。 PCM 图 11-2 典型的 PCM 时序与帧结构电路 图 11-3 由多组环形计数器组成的时序电路 PCM 8 位环形计数器： 32 位环形计数器： 16 位环形计数器： FPGA 引脚定义： CLK 83 脚（高频时钟输入16.9344Mc） 2048 33 脚（2Mc时钟输出） FS 34 脚（FS 帧时隙） CH1 37 脚（第一话路时隙） 2、实验板设置 (1) 接通 SW_6 (2) K2 的“1”脚置“ON ”，将 16.9344MHz 时钟信号送到FPGA 的第 83 脚（全局时钟） 实验板跳线和开关设置表： 名称 设置 说明 SW_6 接通 晶振电源 接通 1 16.9344Mc时钟信 K2“1”端 2 号送到了FPGA第83 3 脚 4 3、将实验电路.pof 文件配置到 FPGA 芯片 (1)将BYTBLASTER一端连接到计算机并行口，另一端连接到实验板