通信数据同步中基于FPGA的一种有限任意长FIFO的生成办法.pdfVIP

通 信 与 信 息 处 理 自动化技术与应用 2011年第30卷第3期 CommunicationandInformationProcessing 元。当FIFO非空且读使能有效 ，在读时钟到来 时，从 LogicSlice总数为ND／2。以8位数据宽度 ，深度32768 读指针所指的存储单元读出一个数据 ，并且读指针加 为例 ，其总共的数据量仅为 32．768KB，但是其 占用的 I。当读指针追上写指针 时表明数据 已经全部从出 口 Logic Slice为 i31072，而 XC4VSX35总共才含有 送出，FIFO产生一个空信号。而写的过程则相反 ，当 15360个Slice，可见使用逻辑编写中等深度的FIFO很 FIFO未满且写使能有效 ，写读 时钟到来时 ，向写指针 耗费资源 。 所指的存储单元写入一个数据 ，并且写指针加 1。当 XC4VSx35含有432KB 内部集成的BlockRAM 写指针追上读指针时表明数据从入 口写入 FIFO 并写 块，有效地利用BlockRAM可以使FIFO的编写变得容 满，FIFO产生一个满信号。在 USB等应用场合中，还 易且高效。使用 IP库是一个常用的办法 ，但是 IP库 中 需要用到半空或者半满信号 。图1为异步 FIFO结构 的FIF0深度模式只有 2的整数次幂深度模式，对于任 的逻辑方框图。可以看出，输入输出时钟 同步时 ，即为 意深度的生成无能为力。 同步FIFO。 T 3 基于双 口RAM 的 FIFO生成办法 在FPGA中使用FIFO，开发者可以直接调用Block RAM ，自行编写读指针和写指针的工作代码 。由于 Block RAM 拥有丰富的控制信号端，外部仅需要简单 的逻辑即可 以实现满信号与空信号的功能。 常见的FIF0模式即为读写地址递增递减的模式 ， 见图3。写指针根据写时钟和写有效信号产生递增递减 的写地址，同样读指针根据读时钟和读有效信号产生递 增递减的读地址 。在读 ／写时钟的有效沿，当读 ／写使 能有效时，将数据读出 ／写入双 口RAM 对应的位置中 图1 FIFO结构图 并始终将读地址对应的双 口RAM 中的数据放到读数据 FIFO也有基于移位寄存器的结构 ，在FPGA编程 总 线上。 时，编译器往往将FIFO语句编译成触发器的形式，占用 而FIFO状态标志信号则由FIFO写指针和读指针 FPGA中的Flip-Flop资源 ，图2为D触发器矩阵形式组 二者的关系产生 ：若写指针+1=读指针时，almost_full信 成的FIF0。以Xilinx公司的Virtex一4系列 FPGA 号有效；若写指针 =读指针时，full信号有效。写指针～ XC4VSX35为例_4]，一个逻辑基本单元 中包含有两个D 1=读指针时，almost—empty信号有效；若写指针=读指