第七讲Top–Down设计方法.ppt

第七讲 Top-Down的设计方法 7.1 Top-Down Top-Down设计方式示意图： Top-Down设计方法一般采用HDL语言，具有以下一些优点： 频率计设计示例 频率计是测量信号频率常用的仪器，其工作原理是在单位时间内对信号进行计数，从而测量出信号的频率，现设计一个6位频率计，其基准时钟为1MHz，要求频率测量范围为1Hz到1MHz。 根据频率计的工作原理，其组成部分如下： （1）1KHz时钟发生器 （2）闸门电路 （3）计数器 （4）显示电路(显示电路又可以分割为计数值锁存器、扫描计数器、24选4多路开关、BCD-七段译码器、3-6译码器) （1）1KHz时钟发生器 module counter1K( clk1k, mclk); output clk1k; input mclk; reg [8:0] count; reg out; always @( posedge mclk) begin if( count 〉9‘o499) begin clk1k=!clk1k; count=4d0; end else count=count+1; end endmodule (2) 闸门电路 module GateGen(load,clr,clk1k); output load,clr; input clk; reg [9:0] count; always @(posedge clk1k) begin if(count==0) begin count=count+1; load=0; clr=1; end else if(count==1000) begin count=10d0; load =1; clr=0; end else begin count=count+1; load=0; clr=0; end end endmodule （3）计数器 Module counter(result,load,clr, signal); output load,clr; output [23:0] result, input signal; reg [23:0] count; reg [23:0] result; //计数 always @(posedge clr or posedge signal) begin if(clr) count=24h000000; else if(count==24d999999) count=24h000000; else if(count[19:0]==20h99999) begin count[19:0]=0; count[23:20]=count[23:20]+1; end else if(count[15:0]==16h9999) begin count[15:0]=0; count[23:16]=count[23:16]+1; end else if(count[11:0]==12h999) begin count[11:0]=0; count[23:12]=count[23:12]+1; end else if(count[7:0]==8h99) begin count[7:0]=0; count[23:8]=count[23:8]+1; end else if(count[3:0]==4h9) begin countt[3:0]=0; count[23:4]=count[23:4]+1; end else count=count+1; end //输出计数值 always @(posedge clr or posedge load) begin if(clr) result=24h0000; else result=count; end endmodule （4）显示电路 module disled(seg7,segsel,bcdin,clk1k); input clk1ms; input [23:0] bcdin; output [7:0] seg7n; output [5