利用MC1451522设计吞脉冲锁相频率合成器.pdf

第25卷第6期 2004年11月 零陵学院学报 Journal of Lingling University V01．25 No．6 NOV．2004 利用MC 1 45 1 52-2设计吞脉冲锁相频率合成器 何红松 (湖南科技学院 电子工程与物理系，湖南永州425006) 摘要：本文首先介绍专用集成锁相频率合成器芯片MCl45152．2的结构特点和应用原理，然后介绍吞脉冲程序分频器 原理，最后详细讨论用MCl45152．2和MCl2017构成吞脉冲锁相频率合成器电路的设计方法。 关键词：PLL频率合成器；双模前置分频器；吞脉冲程序分频器；电路设计+ 中图分类号：041 文献标识码：A 文章编号：1 671—9697(2004)06～007卜04 引 言 吞脉冲锁相频率合成是频率合成技术中的佼佼者，他结合了吞脉冲程序分频器和CMOS集成电路的优点，具有工作频 率高，频率间隔小，功耗小等特点，因此被广泛应用于无线通信等领域。MCl45152—2是MOTOROLA公司开发的锁相频率 合成器大规模集成电路，采用CMOS工艺降低功耗的同时却限制了自身的工作频率，5V电源时，最高频率仅为20MHz， 这限制了其在无线通信领域的直接应用。本文创新设计理念，将具有更高工作频率的双模前置分频器引入设计，共同构成“吞 脉冲式锁相频率合成器”，在不改变分辨率的情况下，将输出频率提高很多。 1．MCl45152-2的结构特点和引脚功能 MCl45152。2是可以通过N计数器和A计数器的16位并行输入口以及R计数器的3位并行口进行编程的专用PLL频率 合成器芯片，内部结构方框图如图1。 片内主要集成了包括一个12bit可编程÷R参考分频器，一个lObit可编程÷N主计数器，一个6bit可编程÷A辅助计 数器，一个模式控制器，一个12+8参考分频码译码器，一个数字鉴相器和一个锁定检测器。片内不包括压控振荡器、环路滤 波器等电路单元，这样，用户可以根据实际系统要求自行设计压控振荡器和环路滤波器，再与该集成电路共同构成满足要求 的频率合成器，从而增加了设计的灵活性。 OScDln 093in LD MI： I·V {·R 图1 MCl45152—2方框图 MCl45152．2的封装有双列直插封装(DIP)和贴片封装(SOG)两种，引脚均为28脚，这28只引脚大致可以分为三 类：输入引脚22只，输出引脚4只和电源引脚2只。这些引脚的详细功能如下。OSCin和OSCout，引脚分别为Pin27，Pin26， 这两只引脚可以外接晶振也可作为外部参考信号输入引脚。本文设计采用外接晶振。 Fin(Pinl)计数器信号输入引脚，作为上升沿触发的N和A计数器的输入端，信号可以从VCO来，也可以通过前置分频 器产生，本文引入双模前置分频器进行设计，可以大大提高工作速度。 ● 收稿日期：2004—10—1l · 作者简介：何红松，男，28岁，助教，主要从事高频电路、信号与系统的教学与研究。 71 万方数据 RA0，RAI，RA2(Pin4，5，6)参考分频比地址码输入引脚，3位输入对应8(23)种可能的分频值。当三位地址码均为高电平1 时，分频值为2048，本文设计即采用该分频模式。 NO—N9(Pinsll-20)10bit--N J：t‘数器编程输入引脚，分频比范围：3～1023(210_1 o A0一A5(Pins23，21，22，24，25，10)6bit+A计数器编程输入引脚，分频比范围：0～63(26—1 o rpR，qDV(Pins7，8)鉴相器双端输出引脚，用于输出环路误差信号。该误差信号控制VCO的频率发生相应的变化。 MC(Pin9)至双模前置分频器模式控制信号输出引脚，控制信号通过片内控制逻辑电路产生，根据模式控制电平的高低， 控制双模前置分频器的分频比为P或P+I。 LD(Pin28)锁定检测信号输出引脚，当环路锁定时，锁定检测器从该引脚输出一个高电平。 VDD，VSS(Pin3，2)分别为正负电源引脚，正电源范围可从+3一+9V，负电源脚通常接地。 2．吞脉冲程序分频器原理 2．1 MCl2017简介 MCl2017是MOTOROLA公司开发的双模前置分频器专用中规模集成电路，专为内部不合前置分频器的集成锁相频率 合成器度身定造。具有64和65两种分频模值，最高工作频率可达到225MHz。 2．2吞脉冲程序分频器的构成和工作原理 将MCl2017与MCl45152—2片内的两个可编程分频器及片内模式控制器连接即构成吞脉冲程序分频器，结构框图如图 ^m—： ‘∥I不。 MCl45152—2 ： 图2 VCO来的信号m不直接送入MCl45152—2内部分频器，而是先输入双模前置分频器MCl2017进行前置分频后再送入 片内两分频器分频，得到频率为fo