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* * Time simulation Chapter 5 Design simulation and HDL Describe for time delay Define the time dimension and time precision timescale 100 ns/1 ps Describe the time delay for device assign #19 w1=~(ab); assign #41 f=~(w1|w2|w3); module majority (a,b,c,f); input a,b,c; output f; wire w1,w2,w3; assign #19 w1=~(ab); assign #19 w2=~(bc); assign #19 w3=~(ac); assign #40 f=~(w1w2w3); endmodule Describe for time delay assign #3 a1=a;assign #3 a2=a; assign #3 b1=b;assign #3 b2=b; assign #3 c1=c;assign #3 c2=c; assign #19 w1=~(a1b1); assign #19 w2=~(b2c1); assign #19 w3=~(a2c2); assign #40 f=~(w1w2w3); endmodule module majority (a,b,c,f); input a,b,c; output f; wire w1,w2,w3, wire a1,a2,b1,b2,c1,c2; Describe for time delay Simulation tool: Modelsim File/New/Project Name your project and its path File/New/Source/Verilog Save your design：name and path Compile your design Design/load Design Open the simulation window：add wave * force -repeat 200 ns a 0 0 ns, 1 100 ns force -repeat 400 ns b 0 0 ns, 1 200 ns force -repeat 800 ns c 0 0 ns, 1 400 ns Set input wave RUN and check the results
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