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維基夥伴獎學金成果報告書 學生：呂政憲 指導教授：陳冠能 研究摘要與動機 三維積體電路關鍵技術之一為晶圓級接合（Wafer Level Bonding），本專題研究Bonding製程是否對元件電性造成影響，使元件無法工作或電性改變，以及磨薄製程對元件特性之影響。過程使用相同n-MOSFET元件，透過不同「溫度」與「接合壓力」製程環境，完整的數據量測來觀察與分析，最後得出結論。 選擇測試元件資訊如下： Gate L/W(um)：0.35/10、1/10 n-MOSFET元件 晶向：[100] (圖1-1)元件剖面圖 Ref：NDL 元件可靠性測試 測試元件穩定性，將元件穩定性不足因素去除，確保電性變化是由Bonding製程影響，實驗設計如下： 第一部分：常溫且無製程下量測穩定度 第二部分：定溫200°C，測試高溫穩定性 定溫操作時間：50 分鐘 循環操作次數：4 次 (表1-1)在常溫以及200°C下之Vt (表1-2) 常溫以及200°C 之I-V曲線 　　此階段使用Bonder進行製程，Bonding設定參數有「溫度」與「接合壓力」兩種，此處設定接合壓力為零，觀察「溫度」造成的影響，環境設定如下： 取樣溫度(°C)：200、250、300、350、400 接合壓力(Pa)：0 接合時間：50分鐘 接合晶圓：Si Bonding溫度對元件之影響 (表1-4) 不同取樣溫度的I-V曲線 (表1-3) 不同取樣溫度的Vt 最後階段設定的取樣溫度相同，加入「接合壓力」的環境設定參數，觀察「接合壓力」對元件的影響，環境設定如下： 取樣溫度(°C)：200、250、300、350、400 接合壓力(105Pa)：0.5、1.5、2.5 接合時間：50分鐘 接合晶圓：Si (表1-6) 不同取樣溫度與接合壓力之I-V曲線 Bonding接合壓力對元件之影響 (表1-5) 不同取樣溫度與 接合壓力之Vt (表1-7) 不同取樣厚度之Vt 磨薄製程對元件之影響 從晶圓背面將元件磨薄，測試磨薄過程中的震動與晶圓厚度是否對元件電性造成影響，環境設定如下： 取樣厚度(um)：690、651、597、554、508、446 轉速：550rpm (表1-8) 不同取樣厚度之I-V曲線 由實驗數據內容中，首先測試元件可靠性，排除元件本身瑕疵，分別量測「溫度」及「接合壓力」製程條件，得到數據可明顯觀察到電性未受影響。而在磨薄測試中，將厚度磨薄至466um，元件電性表現不受太大的影響。 結論： Bonding與磨薄製程可以操作在Gate length=0.35um以上之n-MOSFET元件，並且電性不造成過大影響。 結論 未來展望： High-k 材料元件於三維積體電路關鍵技術之應用 晶圓接合技術對90nm以下電晶體元件之特性影響 * * * * * * * * * * * *