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数字逻辑电路按其逻辑功能的不同可分为：组合逻辑电路和时序逻辑电路两大类。 所谓组合逻辑电路是指该电路在任意时刻的输出状态只取决于这一时刻的输入状态，而与以前的输入和电路的原状态都无关，简称为组合电路。其电路结构只含有逻辑门电路，而不含有记忆元件，且只有从输入到输出的通路，而不具有从输出到输入的反馈回路。时序逻辑电路我们将在第四章中进行叙述。 组合逻辑电路的讨论可从分析与设计两方面来考虑。 组合逻辑电路的分析，就是根据给定的组合逻辑电路，写出其逻辑函数表达式，并以此来描述其逻辑功能，确定输出与输入的逻辑关系，评定电路设计的合理性、可靠性，指出原电路设计的不足之处，必要时提出改进意见和改进方案，便于完善、改进设计。 组合逻辑电路的设计是组合逻辑电路分析的逆过程，它是根据给定的逻辑功能要求或给出的逻辑函数，在一定条件下，设计出既能实现该逻辑功能又经济实惠的组合逻辑电路方案，并画出其逻辑电路图。 本章主要介绍组合逻辑电路的分析与设计、二进制运算电路、编码与编码器、译码与译码器及组合逻辑电路的竞争与险象。 例2 分析图2.1给定的组合逻辑电路。 1.根据给定的逻辑电路图，写出输出逻辑函数表达式。 根据电路中每种逻辑门电路的功能，从输入到输出，逐级写出各逻辑门的函数表达式： 4.功能评述。 从真值表我们不难看出，当输入A、B、C取值都为0或都为1时，逻辑电路的输出F为1；否则，输出F均为0。即当输入一致时输出为1，输入不一致时输出为0。因此，该电路具有检查输入信号是否—致的逻辑功能，一旦输出为0，则表明输入不一致，通常称该电路为“不一致电路”。 二、 多输出组合逻辑电路的设计 多输出组合逻辑电路是指具有两个或两个以上的输出逻辑变量的组合逻辑电路。 例2 设计一个故障指示电路，具体要求为： （1）两台电动机同时工作时，绿灯亮； （2）一台电动机发生故障时，黄灯亮； （3）两台电动机同时发生故障时，红灯亮。 解： 1.设定A、B分别表示两台电动机这两个逻辑变量，F绿、F黄、F红分别表示绿灯、黄灯、红灯；且用0表示电动机正常工作，1表示电动机发生故障；1表示灯亮，0表示灯灭。 2.建立真值表 按设计要求可得表2.3所列的真值表 3.根据真值表求得输出逻辑函数的表达式 5.根据逻辑函数表达式画出逻辑电路图，如图2.4所示。 例：用2-4线译码器组成3-8线译码器。 例如:设计1个3-8译码器 1. 写出译码器的状态表 设输入三位二进制代码为A2、A1、A0，输出设为 ～ 八个信号，且低电平有效。其中A2A1A0=000时， =0，其余输出均为1；A2A1A0=001时， =0，其余输出均为1；依此类推，A2A1A0=111时， =0，其余输出均为1；则可得三位二进制译码器的状态表如下表所列。 表 2.10 3-8译码器的状态表(74LS138) 2. 由状态表可得输出逻辑函数表达式 3. 画出逻辑图，如下图所示 该三位二进制译码器又称为3线-8线译码器，常用的是CT74LS138型译码器，表2.10就是它的功能表，它有一个使能端 和两个控端 、 ；当 =1且 + =0，EN=1，译码器可以译码，输出低电平有效；当 =0或 + =1时，EN=0，译码器禁止译码，输出全为高电平1。 半加器是两个一位二进制数的相加，它没有考虑来自低位的进位，因此，半加器无法实现多位二进制的加法运算。在实际应用中，多位二进制数相加运算，往往由全加器来实现。 所谓全加器，是指两个多位二进制数相加时，第i位的被加数Ai和加数Bi及来自相邻低位的进位数Ci-1三者相加，其结果得到本位和Si及向相邻高位的进位数Ci的运算电路。 根据全加器的逻辑功能，可得表2.5所列的全加器真值表。 竞争险象的概念及产生的原因 一、竞争 在组合逻辑电路中，输入信号经过不同的路径到达某点汇合时产生“时差”的现象，称之为竞争。 二、险象 组合逻辑电路中竞争现象的存在，使得输入信号的变化可能引起输出信号产生错误的输出，这一现象称为险象。当然，并不是所有的竞争都会产生错误的输出，我们把产生错误输出的竞争称为临界竞争；把不产生错误输出的竞争称为非临界竞争。 如图2.15所示逻辑电路的输出函数为 若考虑传输的延迟，设一级门延迟时间为△t，则到达或非门G2的时间将比A到达时间晚△t，这时A和的或非结果再次延迟△t时间，则输出波形出现一个宽度为△t的窄脉冲，即为“毛刺”，如图2.16（b）所示。 1.代数判别法 （1）检查是否有某个变量同时以原变量和反