VLSI大规模集成电路制造技术.ppt

二.多层布线 集成电路芯片上各元件制造完成后，需用金属导线按电路功能把它们连接起来，这就是集成电路的内部布线，通常叫做互连。 在设计互连时，要求互连线尽可能短，互连线的电阻值尽可能小，互连线彼此不能相交，而且要通过薄的氧化层。 （1） n型单晶层厚度和厚薄均匀性不易精确控制(研磨背面要求精确的机械定位)。 (2)工艺复杂，成本高，不适应大量生产（高温淀积多晶硅时硅片易翘曲）。 （3） 浪费材料，原始单晶片有95％以上都磨掉了，经济上很不合算。 (4)芯片占用面积大。由于刻蚀腐蚀时的深度与宽度比约为1：2，这样，隔离槽占去了很大面积，影响集成度，难于制作大规模集成电路。 第三节??????? pn结－介质混合隔离 为了适应日益发展的大规模集成电路的需要，在pn结与介质隔离的基础上，发展起来一种新型的隔离工艺――侧面用介质，底面用pn结的混合式隔离。 这种隔离方法比介质隔离简单，而隔离性能又优于pn结隔离。本节主要介绍一种混合隔离的代表――等平面氧化物隔离(Recessed Oxidation Isolation),已广泛用于IC制造中，双极晶体管的最佳方案之一 。 1、等平面隔离原理和工艺 利用氮化硅对氧原子的掩蔽作用，在局部覆盖了氮化硅的硅片上进行选择氧化，利用未覆盖的槽区生长绝缘的二氧化硅作为两相邻元件的侧壁隔离，底部采用pn结隔离。 由于二氧化硅的体积为硅的2.2倍，为了使顶部表面保持平整，在氧化前先进行适当的浅腐蚀，然后通过氧化使槽和岛的表面做得一样平，这就是“等平面”的由来，如下图所示。 等平面隔离工艺流程 2、 等平面隔离的优缺点 优点： （1） 能显著减少芯片面积，提高集成度。 （2） 元件性能得到改善。由于隔离区面积大大缩小，就减少了集电极与衬底之间的寄生电容；另外，槽区充满二氧化硅可减少岛间侧壁电容，从而提高工作速度。 （3） 芯片表面平整，有利于金属化布线，提高了元件可靠性。 不足：工艺复杂，需要薄层外延，必须采用氮化硅掩蔽实现选择外延。 第四节 LOCOS(局域氧化隔离)隔离工艺 Local Oxidation Isolation(常用于 MOS IC ) 在MOS IC 中,常采用LOCOS隔离,分为半等平面和等平面2种( 侧面为氧化物,底面为pn结). 如下图所示. a.首先在硅片上热生长一层薄氧化层,并CVD淀积氮化硅层,再光刻.b.以光刻胶作为掩蔽层刻蚀器件有源区的氮化硅和氧化硅层,离子注入进行场区掺杂.c,d去胶后利用氮化硅掩蔽进行场区氧化,最后去掉氮化硅完成LOCOS隔离工艺. 第五节 沟槽隔离工艺 (Trench Etch and Refill Isolation) 沟槽隔离(开槽回填隔离)工艺流程图 沟槽隔离(开槽回填隔离)工艺流程： (a) .首先再硅片上热生长一层氧化硅，并CVD淀积一层氮化硅，利用光刻定义出隔离槽位置，再利用反应离子刻蚀技术刻蚀氮化硅和氧化硅， (b).进而再刻出比较深的隔离槽，并在隔离槽壁上热氧化生长一层氧化层. (c). (d)最后再利用CVD方法淀积多晶硅或氧化硅回填隔离槽,实现器件间的介质隔离. 集成电路工艺 图形转换： 光刻：接触光刻、接近光刻、投影光刻、电子束光刻 刻蚀：干法刻蚀、湿法刻蚀 掺杂： 离子注入 退火 扩散 制膜： 氧化：干氧氧化、湿氧氧化等 CVD：APCVD、LPCVD、PECVD PVD：蒸发、溅射 第八章???? 电极制备及封装 ? 晶体管管芯或集成电路制成后，必须在基区和发射区上制备欧姆接触，对于集成电路还必须同时完成内引线互连，然后进行烧结、键合和封装，经过总测，成为产品。 Al是目前集成电路工艺中最常用的金属互连材料, 但Al连线也存在一些比较严重的问题 电迁移严重、电阻率偏高、浅结穿透等 Cu连线工艺有望从根本上解决该问题 IBM、Motorola等已经开发成功 目前，互连线已经占到芯片总面积的70～80%；且连线的宽度越来越窄，电流密度迅速增加 以平面晶体管为例，工艺步骤为： 1.制备电极：管芯的基区和发射区光刻引线孔之后，在真空中把铝蒸发到硅片上，经光刻铝电极图形，再合金化，使铝与硅形成欧姆接触。 2 .烧结：对含有数百个管芯以上的硅片进行中测、划片，再用适当的合金材料将合格管芯的背面烧焊在管壳底座上，同时形成集电极欧姆接触。 3. 键合：用铝线或金丝把发射极和基极与管座上相应的外电极连接起来。 4.封装：用外壳将管座上的芯片封闭起来。 第一节??????? 欧姆接触 一、欧姆接触的原理 无论是在晶体管管芯上制备电极还是集成电路内引线互连，都需要解决金属与半导体接触的问题。 金属与半导体接触产生两种情况： 整流接触和欧姆接触。 如果