ASIC复习提纲要点分析.doc

考试复习提纲 深亚微米器件 理解MOS基本特性（VT组成、沟道长度调制效应）；； 理解深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应）； MOS动态特性——理解MOS在各种情况下的电容； 互连 互连在等比例缩小规则下变化情况； 互连Elmore延时计算； Crosstalk及其对策； IR Drop效应； CMOS倒相器 Size对倒相器性能、功耗和抗噪声能力的影响； Inverter Chain 理解组合电路延时的计算方法； 理解功耗的三个来源； 组合电路 静态 vs 动态电路、 Ratioless vs Ratioed逻辑； 掌握组合电路的各种实现形式及其优缺点； Dynamic电路、Pass-trasisotr电路等； 时序电路 组合电路 vs 时序电路； Master－Slave Register的基本形式； 动态CMOS Register的优缺点； Latch vs Register； Register-based 电路时序分析，理解Jitter和skew对电路性能的影响； Schmitt触发器； 设计方法 标准单元设计流程； MOPS/Energy； 初步理解软硬件划分的方法； 算术单元 了解加法器的类型及其优缺点； 理解加法器设计的关键所在； 简单了解桶型移位器和乘法器； 数字电路（去年考题） 1、 深亚微米数字IC设计面临的挑战 Chap.1引论 2、 深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应） Chap.3器件 3、 互连Elmore延时计算 Chap.4互连 4、 反相器 功耗的 三个来源 Chap.5 CMOS反相器 5、 组合电路逻辑路径的优化设计 Chap.6组合电路 6、 多路开关Master-Slave Register的tsetup、thold、tctoq估算方法 Chap.7时序电路 7、 加法器 Chap.11运算电路 1 深亚微米数字IC设计面临的挑战 Chap.1引论 功耗密度增大, 面积, 布局布线, 时钟频率, 布局布线 2 反相器再生条件 一个门的VTC应该具有一个增益绝对值大于1的过渡区,该过渡区以两个合法的区域为界,合法区域的增益应该小于1,这样的门具有两个稳定的工作点. 3 扩散和漂移的物理意义 由于存在浓度梯度,载流子从浓度高的区域向浓度低得区域流动. 由于存在内建电场,电子从电势高的方向向低的方向移动. 4 MOS管的域值电压 5 亚阈值电流:当电压低于阈值电压时,mos晶体管已经部分导通.这一现象为亚阈值或弱反型导通. 6 速度饱和效应:当沿沟道的电场达到一临界值时ξ时,载流子的速度由于散射效应而趋于饱和（两个公式）B 对正向和反向变化的输入信号有不同的阈值. 把一个含有噪声或变换缓慢的输入信号变成一个干净的数字输出信号. CMOS实现,CMOS的开关阈值由Pmos和Nmos 的导电因子之比Kp/Kn,增加它可以使得VM升高; 如果翻转方向不同会使得这比率不同,则可以引起不同的开关阈值及滞环特性.(使用反馈完成) 21 克服线间电容串扰的方法: A 尽量避免浮空结点,B 敏感结点应该和全摆幅信号隔离.c 在满足时序约束的范围内尽可能加大上升和下降时间,D 在敏感的低摆幅布线网络中采用差分信号传输方法.E 为使得串扰最小,不要使得两条信号间电容太大,同一层上的平行导线应当足够远离,相邻层上的导线应该互相垂直.F 在重要的信号线间,增加一条屏蔽线,GND VDD G 不同层上的信号之间的电容可以通过增加额外的布线层来进一步减少. 22 串扰对传播延时的影响 23 加法器优化性能的方法. 可在逻辑层和电路层上进行 逻辑层重排布尔方程,得到一个速度较快或面积较小的电路( 超前进位加法器) 电路层改变晶体管的尺寸及电路的拓扑结构来优化速度. 电路设计 A 静态加法电路 (28管,慢) B 镜像加法电路 (24管,面积和延迟都有一定程度的减少) C 传输门加法器( 24管,和进位输出有相进的延迟) D 曼彻斯特进位加法器 逻辑设计: A 进位旁路加法器(全1时,进位旁路输出,旁路加法器延迟增加的斜率比逐级进位加法器平缓) B 线形进位加法选择加法器 C 平方根进位选择加法器 D 超前进位加法器 24 剩法器优化性能的方法 ( 产生部分积,累加部分和,最终相加) 部分累积器, 阵列乘法器,进位保留加法器 树型乘法器 流水线 25 反相器开关阈值与器件尺寸的特性关系 () 26 低电压下反相器VTC的特性. 反相器在过渡区的增益实际上随电源电压的降低而增大,而且反相器在 27 反相器器件尺寸比例和延时的关系. 28 反相器链的优化设计方法