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《基于FPGA的数字频率计代码
--功能:频率计。具有4位显示,能自动根据7位十进制计数的结果,自动选择有效数据的
--高4位进行动态显示。小数点表示是千位,即KHz。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity plj is
port ( start:in std_logic; --复位信号
clk :in std_logic; --系统时钟
clk1:in std_logic; --被测信号
yy1:out std_logic_vector(7 downto 0); --八段码
w1 :out std_logic_vector(3 downto 0)); --数码管位选信号
end plj;
architecture behav of PLj is
signal b1,b2,b3,b4,b5,b6,b7:std_logic_vector(3 downto 0); --十进制计数器
signal bcd:std_logic_vector(3 downto 0); --BCD码寄存器
signal q :integer range 0 to --秒分频系数
signal qq : integer range 0 to 499999; --动态扫描分频系数
signal en,bclk:std_logic; --使能信号,有效被测信号
signal sss : std_logic_vector(3 downto 0); --小数点
signal bcd0,bcd1,bcd2,bcd3 : std_logic_vector(3 downto 0);
--寄存7位十位计数器中有效的高4位数据
begin
second:process(clk) --此进程产生一个持续时间为一秒的的闸门信号
begin
if start=1 then q=0;
elsif clkevent and clk=1 then
if then q=q+1;
else q
end if;
end if;
if and start=0 then en=1;
else en=0;
end if;
end process;
and2:process(en,clk1) --此进程得到7位十进制计数器的计数脉冲
begin
bclk=clk1 and en;
end process;
com:process(start,bclk) --此进程完成对被测信号计脉冲数
begin
if start=1 then --复位
b1=0000;b2=0000;b3=0000;b4=0000;b5=0000;b6=0000;b7=0000;
elsif bclkevent and bclk=1 then
if b1=1001 then b1=0000; --此IF语句完成个位十进制计数
if b2=1001 then b2=0000; --此IF语句完成百位十进制计数
if b3=1001 then b3=0000; --此IF语句完成千位十进制计数
if b4=1001 then b4=0000; --此IF语句完成万位十进制计数
if b5=1001 THEN b5=0000; --此IF语句完成十万位十进制计数
if b6=1001 then b6=00
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