实验十二计数器及其应用 .doc

河南理工大学电工电子实验中心 开放实验报告 学院： 专业班级： 实验台号： 姓名： 学号： 实验时间： 实验十二　计数器及其应用 　　一、实验目的 　　1、学习用集成触发器构成计数器的方法 　　2、掌握中规模集成计数器的使用及功能测试方法 　　3、运用集成计数计构成1/N分频器 　　二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 　　1、用D触发器构成异步二进制加／减计数器 　　图9－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T触发器，再由低位触发器的端和高一位的CP端相连接。 图9－1 四位二进制异步加法计数器 若将图9－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 　　2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图9－2所示。 图9－2 CC40192引脚排列及逻辑符号 图中 —置数端 CPU—加计数端 CPD —减计数端 —非同步进位输出端 —非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端 CR—清除端 　CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 　 表9－1 输 入 输 出 CR CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 　 当CR为低电平，置数端也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表9－2为8421码十进制加、减计数器的状态转换表。 表9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 减计数 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图9－3是由CC40192利用进位输出控制高一位的CPU端构成的加数级联图。 图9－3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图9－4所示为一个由CC40192十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图9－5为用三个CC40192组成的421进制计数器。 外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。 图9－4 六进制计数器