FPGA设计与应用教案分析.ppt

IC的设计要求 设计时间 设计正确性 设计成本 产品性能 可测性设计 4. 实现与优化工具 实现与优化工具包含的面比较广。如果能较好的掌握这些工具，将大幅度提高设计者的水平，使设计工作更加游刃有余。QuartusII集成的实现工具主要有Assignment Editor、Logiclock、Powerfitter、Timing Analyzer、Floorplan Editor、Chip Editor等。 5. 后端辅助工具 QuartusII内嵌的后端辅助工具主要有Assembler、Programmer和PowerGauge 6. 验证调试工具 QuartusII内嵌的调试工具有SignalTapII和SignalProbe。 1.6 简单电路的HDL设计 1 基本组合逻辑运算 2 基本时序器件—寄存器 3 基本简单数学运算 1 基本组合逻辑运算 ◆与运算 ◆或运算 ◆异或运算 ◆ 与非运算 ◆2选1多路选择器 ◆两位比较器 2 基本时序器件—寄存器 ◆D触发器 ◆T触发器 ◆J-K触发器 ◆ 时序器件—移位寄存器 3. 基本简单数学运算 ◆ 4位加法器 逐位进位加法器 超前进位加法器 进位选择加法器 输入数据同比特位进行运算时，都要等待前一比特的进位信号状态完成（建议：用在位数不超过16位的加法器）。对于多位逐位进位加法器来说，也可采用流水方式改善性能。 输入数据同比特位进行运算时，不需要等待前一比特的进位信号。实现速度比较快，但资源占用也比较大。建议使用在16位加法器上比较合适。对于位数较多的也可采用流水方式。 由三个加法器组成，一个计算低字节；两个计算高字节。计算高字节的加法器一个令进位为1，另一个令进位为0。三部分同时计算，最后，低字节的进位选择是哪一个高字节器的输出。对于位数较多的加法器，性能的提高比较明显，但资源相对占用较多。 ◆ 4位计数器 逐位进位计数器 格雷码逐位计数器 流水式超前进位计数器 逐位进位计数器的特点是：每一位都要等前一位的进位输出有效后才开始变化，每一位模块之间用进位信号连接起来（推荐使用长度不超过16位）。 应用逐位进位计数器的原理，并在其基础上加以改进，因为采用格雷码进行计数，每个状态变化时，只有1位信号发生改变，减少了毛刺现象的发生。 应用超前进位计数器的基本原理加以改进，使用流水技术，减少了进位信号的传输延时，大大提高了系统效率。 ◆ 4位乘法器 组合逻辑实现的乘法器 移位相加乘法器 查找表乘法器 移位相加乘法器实现简单，它的基本设计思想就是采用一种称之为迭代的方式，根据乘数的每一位是否为1进行计算，若为1则将被乘数移位相加，这种实现方式使得在乘法计算中，每算出一乘积项就加到乘积中，此时的积称作部分积。通过对部分积的逐步移位完成乘积项与乘数的位对齐相加，直至得出结果。这种方法硬件资源耗用较少，但一个4位乘法需要4个周期才能得到结果，速度比较慢，也可采用这种思想，用全逻辑实现，但延时较大。因此，在高速的应用系统中，一般不采用该方法。 查找表乘法器的基本设计思路就是将乘积直接存放在存储器中，将操作数（乘数和被乘数）作为地址访问存储器，得到的输出数据就是乘法运算的结果。 加法器树乘法器 加法器树结合了移位相加乘法器和查找表乘法器的优点。事实上，从下面的示意图可看出，它采用了并行处理的架构，所以其速度快，由于主要采用与门逻辑实现逻辑功能，所以其资源耗费也较少。 总结与结论 　　综上所述，我们可以看到在新世纪，以FPGA为代表的数字系统现场集成技术正朝着以下几个方向发展。 　　1、随着便携式设备需求的增长，对现场可编程器件的低压、低功耗的要求日益迫切。 　　2、芯片向大规模系统芯片挺进，力求在大规模应用中取代ASIC。 　　3、为增强市场竞争力，各大厂商都在积极推广其知识产权（IP）核心库。 　　4、动态可重构技术的发展，将带来系统设计方法的转变。 FPGA设计与应用 2010.10 EDA技术发展 EDA技术应用对象 EDA技术应用对象 专用集成电路设计流程 专用集成电路ASIC设计方法 一般设计的流程 Altera 产品概述 Altera是最大的可编程逻辑器件供应商之一，总部位于美国硅谷圣侯赛。主要产品有：属于EPLD的MAX3000/5000/7000/9000和Classic系列；属于FPGA的FLEX6K/8K/10K、APEX20K、ACEX1K、APEXⅡ 、Mercury、Excalibur、Stratix系列。 PLD器件： CPLD： MAX3000/5000/700