FPGA入门ALTERAQuartusII和XILINXISECPLD入门VHDLVerilog例程教案分析.ppt

* * * * 添加脚本文件到工程 查看管脚是否指定成功（此过程可以忽略）路径：Assignments-Pins 重新编译 用JTAG模式，直接下载程序到FPGA运行掉电后程序不保存 掉电存储方式 将程序下载到EPCS存储芯片 见 “使用JTAG下载EPCS器件的方法.pdf” ISE 11.4使用教程 新建项目工程 新建设计文件 设计编译改错 设计仿真测试 设计文件下载—— 适配、编程、下载 所需硬件 1 公司SEU6011 SEU6031核心板 2 platform cable use 下载器 3 电源 启动ISE：双击桌面 Xilinx ISE 11 软件 建立工程文件(图示：下一页） 1 File - New Project 2 在Location栏选择存储路径 3 在Nane栏输入工程文件名 4 点击NEXT 5 点击finish完成 选择FPGA的具体型号 再两个 NEXT后完成建立工程文件，然后建立新的HDL文件 选择VHDL Module 输入文件名 再点击NEXT，又Finish后生成VHDL模板 编辑代码、语法检测 新建仿真文件（test bench) 图示：以下两页 1 在Design 栏选择仿真选项 2 光标移至 Design栏 右击 选择New Source… 3 在New Source Wizrd 窗口选择VHDL test bench文件 4 输入文件名 5 点击NEXT 6 点击FINISH完成 编辑测试代码，由于测试模板已经生成时钟，所以只给出100NS rst_n低电平作为复位信号输入 打开仿真窗口 1选中测试代码顶层文件 2双击打开仿真窗口 添加待仿真信号 运行仿真器 并查看信号 新建UCF文件，指定管脚（图示：下一页） 1 File-New 2 选择Implementation Cons…. 3 输入文件名 4 点击NEXT 5 点击FINISH完成 编辑UCF文件（ 编译生成bit下载文件 下载 双击桌面上的 Xilinx iMPACT 11软件打开下载器 扫描下载器 添加下载文件 下载bit文件 下载完毕 Verilog HDL有什么用处？ 在各种抽象层次上描述数字电路 测试各种层次数字电路的行为 设计出正确有效的复杂电路结构 Verilog HDL 的应用方面 ASIC 和FPGA设计师可用它来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 Verilog HDL 的抽象级别 语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。 行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 Verilog HDL 的抽象级别 行为级：有关行为和技术指标模块，容易理解； RTL级 ：有关逻辑执行步骤的模块，较难理解； 门级 ：有关逻辑部件互相连接的模块。很难理解； 开关级：有关物理形状和布局参数的模块，非常难理解。 注解：理解是指对模块整体功能的理解 抽象级别和综合与仿真的关系 行为仿真：行为的验证和验证模块分割的合理性； 前仿真 ：即 RTL级仿真，检查有关模块逻辑执行步骤是否正确。 逻辑综合：把RTL级模块或符合综合风格的行为模块转换成门级 。 后仿真：用门级模型做验证，检查由门的互连构成的逻辑其功能是否正确。 布局布线： 在门级模型的基础上加上了布线延时 布局布线后仿真：与真实的电路最接近的验证。 简单的Verilog模块的组成 行为级与门级的不同点 ？ 综合与模块的关系是什么？ 行为级和RTL级 module muxtwo (out, a, b, sl); input a,b,sl; output out; Reg out; always @(sl or a or b) if (!sl) out = a; else out = b; endmodule a b sl out 行为级和RTL级 这个行为的描述并没有说明如果输入 a 或 b是三态的（高阻时）输出应该是什么，但有具体结构的真实电路是有一定的输出的。 RTL模块的数据流动必须基于时钟。RTL模块在每个时钟到来的时刻，其变量的值必定是精确的。