FPGA CPLD结构原理教案分析.ppt

1、与寄存器模式下，组合输出双向口结构相同，区别是引脚CLK，OE在寄存器模式下是专用公共引脚，不能用作其他用途； 2、与组合输出双向口结构基本相同，无反馈 * 1、输出三态门被禁用，与或阵列无输出功能，但可作为相邻单元的信号反馈输入端，该单元的输入反馈信号来自另一个相邻单元； 2、输出三态门被恒定打开，与或阵列不具备输出功能，但可作为相邻单元的信号反馈输入端，该单元的输入反馈信号来自另一个相邻单元； 3、异或门输出直接通过使能的三态门输出。 上面提到的七种工作模式可以采用ABEL语言来实现。 * 现在常用的可编程逻辑器件，以CPLD，FPGA为主 教材中以MAX3000A为例，讲解其内部结构及工作原理 MAX3000A内部包含32~512个宏单元 单个宏单元结构如图所示，每16个宏单元构成一个LAB 每个宏单元含有一个可编程的与阵列和一个固定的或阵列，回忆一下GAL器件 * 回过头来，再看一下单个宏单元结构 逻辑阵列、乘积项选择矩阵、可编程寄存器 * cycloneIII的可编程资源主要来自LAB 而每个lab都由多个逻辑宏单元LE组成，可以说LE是组成cycloneIII的最基本的可编程单元 LE主要由一个四输入查找表、进位链逻辑、寄存器链逻辑和一个可编程的寄存器组成 4输入的LUT可以完成所有4输入1输出的组合逻辑功能 * 适合通用逻辑应用和组合逻辑的实现。 该模式下，来自LAB局部互联的四个输入将作为LUT的输入端口。 可以选择前一个LE的进位输入Cin信号或者data3信号作为lut的一个输入信号。每个LE都可以通过LUT链直接连接到同一个LAB中的下一个LE。 在普通模式下，LE的输入信号可以作为LE寄存器的异步装载信号 * 适用于实现加法器、计数器、累加器和比较器 该模式下，单个LE内有两个三输入的LUT，可被配置为一位全加器和基本进位链结构。其中，一个查找表用于计算，另一个用于生成进位输出信号cout * 可以看出来，多个LE构成了LAB，多个LAB构成了LAB阵列 * 相邻的LAB、左侧或右侧的锁相环和M9K RAM块通过直连线，可以驱动一个LAB的局部互连。 * 每个LAB都有专用的逻辑来生成LE的控制信号 这些LE的控制信号包括两个时钟信号、两个时钟使能信号、两个异步清零信号、同步清零、异步预置/装载信号、同步装载和加/减控制信号。 * cycloneIII内部含有嵌入式存储器，由几十个M9K的存储器构成。 每个M9K存储器可以实现的功能有8192位RAM（单端口，双端口，带校验、字节使能）、ROM、移位寄存器、FIFO。 * 在数字逻辑电路的设计中，时钟、复位信号往往需要同步作用于系统中的每个时序逻辑单元，因此在cycloneIII中设置有全局控制信号。 由于系统的时钟延时会严重影响系统的性能，故在cycloneIII中设置了复杂的全局时钟网络，以减少时钟信号的传输延迟。 * LVDS，低压差分串行信号，多用于液晶屏接口 可以使得信号在差分PCB线或平衡电缆上以几百Mbit/s的速率传输，比如cycloneIII可以支持最高875Mbps的数据传输速度 由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗 * FPGA厂商提供了一种技术，可以动态载入某种逻辑功能模块，与EDA工具软件相配合，提供一种嵌入式逻辑分析仪，帮助测试工程师发现内部逻辑问题，其中SignalTapII就是其中的代表。 对于小型逻辑电路，逻辑测试的覆盖率可以很高，甚至达到100%。但对于复杂数字系统设计，内部逻辑覆盖率就相对要低一些，这就需要其他方法来完成逻辑测试。 边界扫描测试能够捕获器件核心逻辑的内容，或者测试遵守IEEE规范的器件之间的引脚连接情况。 * TAP即测试访问口（或测试存取通道）的缩写 边界扫描寄存器是可以认为是个串行移位寄存器，使用TDI作为输入，TDO作为输出 * * * Shift_IR向前移位到指令寄存器 * 除了Shift_IR和Shift_DR状态之外，所有状态中的TDO引脚都是高阻态，只有在进入移位状态后的第一个TCK下降沿，TDO才是有效的，而在离开移位状态之后的第一个TCK的下降沿时刻是高阻态。 只要Shift_IR状态有效时，TDO就会不断向外移出指令寄存器的内容，而只要TMS保持低电平，TAP控制器就保持在Shift_IR状态。 * 1、该指令模式允许在不中断器件正常工作的情况下，捕获器件内部的数据； 2、主要用于校验器件之间的外部引脚连线； 3、数据信号受时钟控制，在TCK上升沿时刻，从TDI进入旁路寄存器，并在同一时钟的下降沿时刻从TDO输出； 4、用来识别IEEE链中的器件； 5、用来识别IEEE链中的用户器件的用户电子标签UES * 主动配置方式：由FPGA器件引导配置