原创力文档- 1、本文档共21页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
东北大学秦皇岛分校
计算机组成原理课程设计
专业名称 班级学号 学生姓名 指导教师 设计时间 20.12.23~2014.1.3
课程设计任务书
专业：： 学生姓名（签名）：
设计题目：一、设计实验条件
实验室
二、设计任务及要求
三、设计报告的内容
设计题目与设计任务（设计任务书）
2. 前言（绪论）设计主体
图10 74LS139
（2）系统实现
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity ls is
port(
G1,A1,B1,G2,A2,B2 :STD_LOGIC;
Y1 :OUT STD_LOGIC_VECTOR(0 TO 3);
Y2 :OUT STD_LOGIC_VECTOR(0 TO 3)
);
end ls;
architecture Behavioral of ls is
SIGNAL IN1 :STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL IN2 :STD_LOGIC_VECTOR(1 DOWNTO 0);
begin
IN1 = B1A1;
IN2 = B2A2;
P1:PROCESS(G1,IN1)
BEGIN
IF(G1=0)THEN
CASE IN1 IS
WHEN 00 = Y1 =0111;
WHEN 01 = Y1 =1011;
WHEN 10 = Y1 =1101;
WHEN 11 = Y1 =1110;
WHEN OTHERS = Y1 =XXXX;
END CASE;
ELSE
Y1 =XXXX;
END IF;
END PROCESS;
P2:PROCESS(G2,IN2)
BEGIN
IF(G2=0)THEN
CASE IN2 IS
WHEN 00 = Y2 =0111;
WHEN 01 = Y2 =1011;
WHEN 10 = Y2 =1101;
WHEN 11 = Y2 =1110;
WHEN OTHERS = Y2 =XXXX;
END CASE;
ELSE
Y2 =XXXX;
END IF;
END PROCESS;
end Behavioral;
【系统测试】
（一）、模型机测试（机器周期产生电路）
功能仿真
仿真过程如下：
在sources窗口处右击，加入新的源文件
创建波形仿真激励文件.tbw：选Test Bench Waveform，并输入文件名test_alu
初始化时钟周期及相关参数→finash
右侧会出现 .tbw文件窗口，设置输入引脚的值，存盘
左侧sources窗口选择“behavioral simulation”,下面processes窗口会自动出现Modelsim Simulator
双击其中的“Simulate behavioral model”会自动调用“Modelsim ”进行仿真，观察波形窗口，观察是否正确
当A=1，B=0，CYACYB=11时，输出CYAOCYBO=00时：
图11
当A=0,B=1,CYACYB=11时，CYAOCYBO=00时：
图12
2、RTL级逻辑电路
图13
（二）硬件测试（74LS139译码器）
1、功能仿真
仿真过程如下：
在sources窗口处右击，加入新的源文件
创建波形仿真激励文件.tbw：选Test Bench Waveform，并输入文件名 test_74ls
初始化时钟周期及相关参数→finash
右侧会出现 .tbw文件窗口，设置输入引脚的值，存盘
左侧sources窗口选择“behavioral simulation”,下面processes窗口会自动 出现Modelsim Simulator
双击其中的“Simulate behavioral model”会自动调用“Modelsim ”进行仿真，观察波形窗口，观察是否正确
图14
仿真证实：当B1A1=10，B2A2=01时，对应Y1=1101，Y2=1011，与74LS139功能表一致。
2、RTL级逻辑电路
图15
结束语
参考资料
四、设计时间与安排
1、设计时间： 2周
文档评论（0）