一种新型低峰值功耗的BIST设计研究.pdf

维普资讯 第 7卷，第9期 电 子 与 封 装 总第53期 Vo1 7，No 9 ． ． ELECTRONICS ＆ PACKAGING 2007年9月 ()(豢 (，_1)I组f装i与 测 试、 囊 、一 、 ／ ， ： 一 种新型低峰值功耗的BIST设计研究 刘建军，刘 伟，康跃明 (桂林电子科技大学计算机辅助测试教研室 ，广西 桂林 541004) 摘 要：随着手持设备的兴起和芯片对晶片测试的要求越来越高，内建 自测试的功耗问题引起了越来 越多人的关注。文章对 目前内建自测试的可测性设计技术进行了分析，并提出了折叠种子优化降低节点 峰值功耗的模型，通过调整种子结构和测试向量的相关性的办法来避免过高的SoC测试峰值功耗。采取 了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应 用，使得测试时测试向量的输入跳变显著降低，从而大幅度降低节点的峰值功耗。实验结果表明，该方 案可以有效地避免BIST并行执行可能带来的过高峰值功耗。 关键词 ：内建 自测试；可测性设计；低峰值功耗 ；片上系统 中图分类号：TN407 文献标识码：A 文章编号：168l-1070(2007)09-0004-04 ANewDesignforPeak-powerBIST LIUJian-jun，LIUWei，KANGYue-ming (GuilinUniversityofElectronicTechnologyComputer-Aided—TestingStaffRoom，Guilin541004，China) Abstract：W iththefastgrowingofportable-electronicsandhigherneedofwafertest，powerconsumption problemofbuilt-inself-test(BIST)hasatrtactedmoreandmoreconsiderations。Inhtispaper，weanalyze thedesignfortestability(DFT)ofBISTandproposedthefoldingseedoptimizationreducesthenodepeak valuepowerlossmodel，inthismodelfoundation，proposedhasavoidedthehighSoCtestpeakvaluepower lossthroughtheadjustmentseedstructureandhtetestvectorrelevantmeans．Thes~emeadoptssome synhtesismeasuresthatdeletesthevoidorredundancytestingpatternsandincreasestherelativityofhtetest vectorsnadparallelloadedtestvectors，SOhtathtePeka -powerconsumptioninsidehtecircuitundertestingis reducedenormously．Theresultsofexperimentshowhtatthisschemecaneffectivelyavoidhighpeka-power duringBISTconcurrentexecution． Keywords：BIST；DFT；peka-power；SoC