VLSI片上互连线电感提取技术及考虑电感效应的互连分析.pdfVIP

第7 卷 第4 期 电路与系统学报 Vol.7 No.4 2002 年 12 月 JOURNAL OF CIRCUITS AND SYSTEMS December, 2002 文章编号 1007-0249(2002) 04-0067 -05 VLSI 片上互连线电感提取技术及考虑电感效应的互连分析* 何剑春 严晓浪 何乐年 葛海通 浙江大学 电气工程学院VLSI 设计研究所 浙江 杭州 310027 摘要 VDSM 工艺下 芯片的高速 高集成度趋势使电磁耦合作用不容忽略 而电感效应的引入使 VLSI 设计和 验证变得复杂 本文阐述了 VLSI 片上互连线电感提取技术现状及发展方向 对各类提取方法作了扼要比较 同时探 讨了互连分析中包含电感效应时存在的部分问题和解决办法 以期作为提高VLSI 设计 分析和验证效率的有效向导 关键词 参数提取 频变寄生电感 VLSI 互连线 分类号 TN402 文献标志码 A 1 引言 IC 发展初期 电路速度主要取决于晶体管器件的切换速度 信 号在器件间的传递路径则常常被忽略 随着芯片集成度 时钟频率的 提高 互连线 图1.1 置于电源/ 地线 中的简单信号线 截面不断缩 小 长度不断增加 对系统性能的影响越来 越大 基于集总参数RC 模型的互连线模拟 方式开始占据主导 为准确体现互连线的分 布参数性质 T 型网络或p 型网络的分布RC 模型随后被广泛应用 在未来 SOC 阶段 图1.2 考虑电感前后信号 图1.3 电感效应对接收端 芯片时钟频率达到数千兆赫兹 互连线的传 线输出情况比较 电源/地电位影响 输线效应日益明显 铜等低电阻率金属的广 泛应用使晶体管上升/下降时间更短 互连线间串扰会更严重 磁耦合作用不容忽略 图 1.1[1]为置于 邻近电源/地线中的简单全局信号线 图1.2[1]显示了分别采用RLC 模型和 RC 模型时信号线模拟情况 [1] 图 1.3 显示了接收端电源/地线上考虑电感效应的电位变化 可见 电感性噪声不再微弱 基于 RC 模型的模拟结果已严重偏离实际 为保持VLSI 信号完整性 削弱噪声 电感效应必须得到重视 传统 IC 设计中 为抑制互连线电感噪声 通常采用以牺牲芯片面积 功耗或性能为代价的设计 策略 如 Alpha 芯片中的 Sandwich 方式 随着芯片速度 集成度的急剧提高 面积 功耗和性能要 求越来越苛刻 一味抑制电感效应的作法已不可取 对MEMS 器件 RF 电路等依赖于电感器和电容 器的系统 准确提取互连线寄生参数尤其重要 本文致力于研究片上互连线频变电感提取技术现状及发展方向 探讨寄生电感效应给电路分析带 来的问题和解决方案 2 片上互连线频变电感建模技术 2.1 部分电感 [3] 对给定的N 环电路系统 寄生电感矩阵L 中任意元素Lij 定义为