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9.2 加法器
9.2.1 半加器
9.2.2 全加器
9.2.3 多位加法器
教学要求
1.了解半加器与加法器的
电路形成的原理
2.熟悉半加器与加法器的
逻辑状及其逻辑电路
9.2
9.2 加法器
加法器是算术运算电路的基本运算单元, 用于二进制加法运算。
分为半加器和全加器。
9.2.1 半加器
两个二进制数本位相加, 如不考虑低位来的进位的加法器, 分称
为半加器 。其逻辑状态表,如表 9-3 所示。
表 9-3 半加器的逻辑状态表
加数 被加数 和数 进位数
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
9.2.1-1
9.2 加法器
9.2.1 半加器
S AB AB A B , C AB。因此可用一个异或 门
由表9-3 可知,
和一个与门组成一个半加器逻辑电路。如图 9-5 所示。其逻辑符号见图 9-6 。
图 9-5 半加器的逻辑电路图 图 9-6 半加器的逻辑符号
9.2.1-2
9.2 加法器
9.2.2 全加器
全加器除了把本位的两个数 A 、B 相加外, 还要加上从低位来的进位数 C 。所以全
n n n-1
加器有三个输入端 A 、B 和 C ;两个输出端,相加和 S 及向高位的进位 C 。
n n n-1 n n
根据全加器的定义提出的逻辑关系,可列出其逻辑状态表, 如表 9-4 。
表 9-4 全加器的逻辑状态表
输入 输出
加数 An 被加数 Bn 低位来的进位 Cn-1 和数 Sn 进位 Cn
0 0 0 0 0
0 0 1 1 0
0 1
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