半导体制造工艺中铝金属突起缺陷的研究.pdfVIP

2011年11月 第卜t届争目半§体槊№电路、R材料学术会Ⅸ 中国=Ⅲ 半导体制造工艺中铝金属突起缺陷的研究 雷海波，姚亮，扬继业，季芝慧，刘艳平 fl饰华虹NEC电}肯限0d，1．海201203) 摘要： 在半导体生产制造过程中，AIHillock(g／g金属突起)是金属工艺中常见的缺陷之一。通 过对铝金属成膜的工艺参数的实验和研究，发现提高铝的成膜温度，弱化铝的f11I)品向，d厦增 加抗反射层n的厚度，都可以战少或者避免HillcHzk的发生。 关键词 铝金属突起；跌陷：降低 一种比较彻底的解决厅法”“。但是，增加烘烤温度很容易导致另外一种缺陷——hllkk，如图】(钔所示。 这种缺陷在大块销线的侧面更窖易产生．严重时导致可靠性降低甚至短路f如图Im)所示1．大大降低集成0 电路的nr靠性和成品宰。 在模拟电路设训中．常常希望采用高稳定性、低噪声的金属．介质．金属电弈。 般情况下，电容的F电 问题需茧改善的需求更为追剀。本文从金属成膜丁岂参数的角度进行了一系列试验和研究，找到最佳的成 膜T艺参数．减少或避免了hillock的发生。 I9。一凰 (a)hillock的*状 (MP重的hillock 幽I hillwk的*状和P重的hillock 2实验过程 图2所示为山实验所需的膜层堆栈结构。具体流 }楹*目^m#+ 程如下：fi先在砘片上淀积一层500--800珊的氧化“＆mB#+ 膜，接着淀积一层薄的钛(■埘E化钛(TIN)或(氯化钛)o*+ TiN忭为牯附层，之后淀积一层400-500nm的锅铜台 ””’繁蒜毫： 金，最后再淀袄上一层薄的钍／氰化钛或TiNf氯化钛) 作为抗反射层。成膜之后．通过光刻的方法将所需要 tm^+ 的图形(如图I所示)曝光，冉通过干法i1蚀T岂，就 可以将膜层堆栈结构刻蚀成所需要的图形。经过去胶 《H+ 清洗后，进入炉管般烤，用KLATencor公司的 KLA235·系列设备查出hillock缺陷。根据缺陷数唏的 多少，优化和确定T芝条什。 目2薄膜镕构 雷海波等：半导体制造工艺中铝金属突起缺陷的研究 layor)钛的 本文主要从粘附层(gh圯layer)钛／氮化钛的厚度、铝铜合金的成膜温度，以及抗反射层(ARC 厚度三个方面进行不同水准的试验。 3结果与讨论 3．1粘附层钛／氮化钛厚度对hillock的影响 保持铝铜合金的成膜温度以及抗反射层钛的厚度不变，针对粘附层钛像化钛的厚度进行hillock的实验 研究，实验结果如图3(a)所示。 (a)不同的粘附层 Co)不同AICu温度 (c)不同ARCTi厚度 图3不同试验条件下hillock的数目(心f代表一个指定的温度或厚度值) 30rim／TiN100nm的粘附层，出 结果表明：只长TiN作为粘附层，其出现hillock的数量最少；生长Ti 现hillock的数量次之：而生长Ti30nm／TiN40nm的粘附层，出现的hillock数晕最多。 30nm／TiN40 进一步的XRD分析(图4所示)发现：不同粘附层上生长的铝膜的晶向差别较大，其中，Ti 40 nm粘附层的铝的(111)晶向最多；TiN 迁移和hillock，以确