FPGA直接控制ADC0809对模拟信号进行采样控制设计.doc

第二章 总体方案设计2.1 系统方案设计在以往的A/D器件采样控制设计中，多数是以单片机或CPU为控制核心，虽然编程简单，控制灵活，但缺点是控制周期长，速度慢。单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。本设计以高集成度的芯片为核心，进行时序控制、码制变换。具有开发周期短，灵活性强，通用能力好，易于开发、扩展等优点。既降低了设计难度，又加快了产品的开发期。 图2.1.1系统的总体框图： FPGA的设计结构如图2所示。数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。根据ADC0809操作时序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。倍频器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。-…..7 CLK EOC DOUT0…7 ADD ALE ST RDB EN FPGA 图2.1.2系统具体流程框图 2.2 各功能模块的设计方案 2.2.1 FPGA最小系统板方案设计 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物[4]。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 该系统的框图如下： 图2.2.1 FPGA最小系统框图 2.2.2AD模块方案设计 本课题要求对不大于10kHz的任意周期信号进行数据采集，根据奈奎斯特采样定理，AD的采样速率最小应为20kHz，而且要求系统简单可靠。综合考虑，本系统最后选择了adc0809，它具有最高100sps的采样速率，转换时间不大于100us，芯片的控制和外围电路都较为简单，完全满足系统的设计要求。 2.2.3lf398模块方案设计 对变化较慢的模拟信号(即所谓低频信号)在A/D芯片之前可不加采样保持电路。确切的说,若A/D转换器的速度比较模拟信号变化速度高很多倍,我们可将模拟信号直接加到A/D转换器上。如果模拟信号变化比较快, 为了保证转换精度,就要在A/D之前加上采样保持电路,使得在转换期间保持模入信号不变。 第三章 系统硬件具体设计： 3.1硬件总体设计 本硬件电路的主要芯片有：模数转换芯片ADC0809、FPGA。其硬件电路如下图所示： 图3.1 FPGA控制的ADC0809采样电路 图3.1中，输入部分：IN0－IN7为8条模拟量输入通道。ADC0809对输入模拟量要求：信号单极性，电压范围是0－5V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路；中间部分：主要是FPGA芯片，实现对ADC0809的采样控制；输出部分：输出的8位二进制数字信号由两种方式显示,一种方式是由8个发光二极管组成，每一个二极管代表一位二进制数，当二极管处于发光状态即“亮”时，表示输出二进制“1”；否则输出“0”。简言之，“亮”—“1”，“灭”—“0”；另一种输出方式是由两位数码管组成的，每一位数码管以十六进制（即0--F）显示二进制输出的四位。 3.2取样定理 为了能正确无误地用取样信号VS表示模拟信号VI，取样信号必须有足够高的频率。可以证明，为了保证能从取样信号将原来的被取样信号恢复，必须满足 FS=FI(MAX)上式就是取样定理，其中，FS为取样频率，FI(MAX)为输入模拟信号Vi的最高频率分量的频率。在满足上式的条件下，可以用低通滤波器将VS还原为VI。这个低通滤波器的电压传输系数在低于FI(MAX)的范围内应保持不变，而在FS-FI(MAX)以前应迅速下降为0，因此，A/D转换器工作时的取样频率必须高于最大频率，取样频率提高也就意味着留给每次转换的时间相应的